對于 Virtex-7 2000T，使用硅中介層將四個 28 納米 FPGA 小芯片組裝到一個封裝中，使 Xilinx 能夠構(gòu)建更大的 FPGA，這可以通過單片 28 納米芯片實現(xiàn)。中介層允許半導體制造商通過將大型芯片組裝成比單個芯片可能更大的馬賽克來超越晶圓步進機的光罩限制。

Virtex-7 580HT 刪除了 Virtex-7 2000T 的四個 FPGA 小芯片之一，并用 28Gbps 收發(fā)器小芯片取而代之，當時無法使用主流 28nm 數(shù)字 CMOS 工藝制造 28Gbps 收發(fā)器FPGA小芯片。

因此，小芯片提供的第二個優(yōu)勢是能夠混合和匹配使用不同工藝節(jié)點制造的芯片，很可能來自不同的代工廠。與主流和前沿數(shù)字工藝節(jié)點明顯不同的重要工藝節(jié)點包括模擬工藝、內(nèi)存工藝（例如 DRAM 工藝，特別是高帶寬內(nèi)存（HBM）內(nèi)存堆棧的形式）和高電流或高電壓工藝——尤其是特殊工藝，例如用于光子學的砷化鎵 (GaAs) 和用于功率半導體的碳化硅 (SiC)。

然而，商業(yè)小芯片的生態(tài)系統(tǒng)——來自許多供應商的小芯片市場可以由多個封裝供應商輕松混合搭配到多芯片 SoC 中——尚未出現(xiàn)。

chiplet 的使用在很大程度上僅限于個別芯片制造商，例如 AMD，該公司于 2022 年完成了對 Xilinx 的收購并采用了其 chiplet 技術；英特爾率先在 2016 年推出的 Stratix 10 FPGA 中采用了自己專有的 EMIB（嵌入式多芯片互連橋）和 AIB（高級接口總線）小芯片封裝技術。

在 AMD 和英特爾的案例中，chiplet 都被證明非常成功，以至于 chiplet 技術的使用現(xiàn)在已經(jīng)遍及公司各自的產(chǎn)品線，包括他們的旗艦處理器產(chǎn)品。

在最極端的例子中，英特爾通過在其 Ponte Vecchio GPU（現(xiàn)在稱為數(shù)據(jù)中心 GPU Max）的設計中加入 47 個有源小芯片（英特爾更喜歡稱它們?yōu)椤皌ile”），創(chuàng)建了一個封裝中包含超過 1000 億個晶體管的 IC系列）用于高性能計算應用，這對于單片芯片目前是不可行的。

阻礙小芯片廣泛商業(yè)化的因素之一是缺乏物理和電氣接口標準。

英特爾將 AIB 作為開源標準提供，現(xiàn)已由 CHIPS 聯(lián)盟聯(lián)盟正式確定，但還有其他競爭性提案。兩個領先的小芯片接口標準包括名稱奇怪的“bunch of wires”(BoW)、開放計算項目 (OCP) 基金會倡導的開放式芯片到芯片 (D2D) 互連規(guī)范，以及通用小芯片互連高速 (UCIe )，一種不同的 D2D 互連開放規(guī)范，由 AMD、Arm、ASE Group、谷歌云、英特爾、Meta、微軟、高通、三星和臺積電共同開發(fā)。

當英特爾首席執(zhí)行官 Pat Gelsinger 在去年的英特爾創(chuàng)新活動中討論他的公司參與 UCIe 聯(lián)盟時，該聯(lián)盟有 80 名成員。僅僅幾個月后，這個數(shù)字已經(jīng)上升到 100 多家會員公司。

接口布線規(guī)范是一回事，但高速 SerDes PHY（以多 Gbps 速率在這些布線上推送比特所需的物理層信號規(guī)范）又是另一回事。顯而易見的串行協(xié)議候選者——以太網(wǎng)和 PCIe——都設計用于在比 D2D 互連所需的信號路徑長得多的信號路徑上運行。因此，現(xiàn)有的封裝到封裝、板到板和盒到盒信令方案每比特傳輸消耗太多功率，因此被認為不適合作為 D2D 互連標準。